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Was sind die bekannten Architektur-Verbesserungen von AMDs Vega?

Die kürzliche Meldung zu den bestätigten Hardware-Daten von AMDs Vega-10-Grafikchip hat einiges Echo hervorgerufen: So in unserem Forum, aber auch bei anderen Webseiten, welche gleichlautende Meldungen abgesetzt haben – und sich alle etwas darüber gewundert haben, wieso die primären Hardware-Daten zwischen Vega 10 und dem früheren Fiji-Chip derart gleichlautend sind. Die Antwort hierzu findet man in dem, was AMD eigentlich schon des längerem mittels des "Vega Architecture Previews" vom Jahresanfang kundgetan hat: Der hautsächliche Fortschritt von Vega 10 liegt in der besseren Grafikchip-Architektur, wo AMD einfach einen großen Sprung machen will (welcher unter anderem auch deutlich höhere Taktraten ermöglicht). Passend hierzu kommt aus unserem Forum eine feine Zusammenstellung dessen, was bisher an Architektur-Änderungen von Vega bzw. der GCN5-Generation bekannt ist. Auch wenn oftmals nur Grafikchip-Experten die Schlagkraft der einzelnen Features (grob) einordnen können, ist doch schon zu sehen, das GCN5 (Vega) wesentlich mehr an Änderungen mit sich bringen wird als GCN4 (Polaris):

    Architektur-Verbesserungen von GCN4 (Polaris)

  • Instruction Buffer sind größer geworden.
  • Instruction Prefetch wird unterstützt.
  • Primitive Discard Accelerator.
  • Die Geometrie-Engines puffern jetzt die Meshes selber, nicht mehr der Level2-Cache.
  • Verbesserte Delta Color Compression.
    Architektur-Verbesserungen von GCN5 (Vega)

  • Draw Stream Binning Rasterizer (Quelle).
  • Der Rasterizer wird nun auch Conservative Rasterization unterstützen.
  • Die Instruction Buffer werden erneut vergrößert.
  • Die Shader-Einheiten (ALUs) sollen eine (deutlich) höhere Taktrate unterstützen.
  • Die Shader-Einheiten werden FP16-Berechnungen mit doppelter Performance (zu FP32) unterstützen (Quelle).
  • Die Shader-Einheiten werden Int8-Berechnungen mit vierfacher Performance (zu FP32) unterstützen. (Quelle).
  • Die Geometrie-Engines werden den theoretischen Durchsatz von einem Dreieck auf 2,75 Dreiecke erhöhen (liest sich krude, gilt vielleicht nur für spezielle Fälle), was insgesamt 11 Dreiecke pro Takt bedeutet, anstatt 4 wie bei Fiji (Quelle).
  • Die ROPs sind nun Konsumenten des Level2-Caches (Quelle), weswegen AMD möglicherweise auch Rasterizer Ordered Views unterstützt (es könnte sein, das deswegen der Flächenbedarf steigt).
  • Da der Rasterizer jetzt Kacheln im Level2-Cache speichert und auch die ROPs Konsumenten des Level2-Caches sind, wird die Kapazität des Level2-Caches garantiert steigen – vermutlich von 2 MB auf 4 MB.
  • AMD hat noch mehr Dinge getan, die aktuell noch nicht genannt wurden.
  • Darunter zählt auch ein (teilweise?) Tile-based Renderer wie bei nVidias Maxwell- und Pascal-Chips.

Generell betrachtet man in unserem Forum die Architektur-Verbesserungen von GCN5 als ziemlich potent – bzw. zumindest in der Theorie potent (und wie viel eine Theorie-Idee letztlich einbringt, kann nur die Praxis erweisen). Hierbei geht man auch von der Prämisse aus, das AMD bei Fiji augenscheinlich enorm viel Potential liegengelassen hat: Die Fiji-Rechenleistung übertrifft den vorhergehenden Hawaii-Chip um immerhin 45% (Vergleich Radeon R9 Fury X zu Radeon R9 390X), dafür sind die erreichten 22% Performancegewinn (im 4K Performance-Index) ziemlich mager – und dann liegt zwischen Fiji und Hawaii zudem ja auch noch ein Architektur-Sprung von GCN2 auf GCN3, welcher sich an dessen Performance-Ergebnissen allerdings nicht wirklich zeigt. Sollte AMD "einfach" nur in der Lage sein, mittels GCN5 die augenscheinlich in der Grafikchip-Architektur steckenden Bremsen bei höherer Anzahl an Shader-Einheiten zu lösen, wären die für Vega 10 avisierten 4096 Shader-Einheiten dann auch nicht mehr "wenig".

Insofern werden die an dieser Stelle zuletzt genannten 15% Performancegewinn rein durch die Grafikchip-Architektur (höhere Taktraten noch nicht eingerechnet) teilweise sogar als "defensive Schätzung" angesehen, einige erwarten hier also noch mehr als nur diese +15%. Sicherlich – um nVidias GP102-Chip zu erreichen, wäre ein höherer Performancegewinn rein durch die Grafikchip-Architektur sicherlich besser, da dies selbst unter Einrechnung des Taktratengewinn von +40-50% (wird sich nicht ganz 1:1 in Performance ummünzen lassen, selbst wenn Vega 10 kaum Bandbreiten-limitiert herauskommt) ziemlich knapp werden würde. Um ausgehend von Fiji den GP102-Chip wirklich zu erreichen, sind eben gleich 75-80% Mehrperformance notwendig – ein hartes Brot bei einem Grafikchip mit denselben Hardware-Grunddaten, aber auch angesichts des hohen Taktratenvorteils nicht gänzlich unmöglich. AMD wird aber beide Punkte erst einmal liefern müssen – (für AMD) ungewohnt hohe Taktraten und einen Architektur-Vorteil von 15% oder (besser) mehr.

Daß es diesbezüglich Skepsis gibt und das die User teilweise auf das Argument von "Architektur-Verbesserungen" gar nichts mehr geben bzw. darunter nur minimal Performance-wirksame Dinge verstehen, ist allerdings verständlich und muß sich AMD größtenteils selber zuschreiben lassen. Denn AMD hat in der Vergangenheit mehr oder weniger jeden neuen Grafikchip als "extreme" Architektur-Verbesserungen beworben, obwohl die realen Performancegewinne auf gleichem Takt und gleicher Anzahl an Shader-Einheiten oftmals mit der Lupe gesucht werden mussten. Gerade auch für GCN3 (Tonga & Fiji) sowie GCN4 (Polaris) hatte man sich im Vorfeld und aufgrund der vollmundigen Ankündigungen AMDs einiges an Performancegewinnen durch die Grafikchip-Architektur versprochen – und wurde weitestgehend enttäuscht. Aus dieser Situation heraus ist es ziemlich schwierig, erneut mit dem Argument von "Architektur-Verbesserungen" zu kommen, da schalten einige User (verständlicherweise) gleich ab. Nichtsdestotrotz scheint nach derzeitigem Wissensstand GCN5 der (klar) größte Sprung innerhalb der GCN-Architektur zu sein – ein beachtbarer Performancegewinn rein durch die verbesserte Grafikchip-Architektur ist also nicht nur erwartbar, sondern sogar Pflicht für AMD.