Der Halbleiterhersteller-Industrieverband SIA hat eine neue, sehr umfangreiche Halbleiter-Roadmap (ITRS 2.0) vorgestellt, welche alle möglichen zukünftigen Entwicklungen rund um die Halbleiterfertigung vorzusagen versucht. Eine gewisse Kernaussage ist dabei, das man schon ab dem Jahr 2021 und noch innerhalb der 10nm-Fertigung einen Technologie-Stillstand sieht, da zwar noch kleinere Fertigungstechnologien in Form von 7nm und 5nm in Vorbereitung sind, jene aber in den meisten Anwendungsfällen keinen Kostenvorteil mehr bieten würden. Diese Vorhersage bezieht sich also nicht auf die reinen technische Möglichkeiten, sondern vielmehr auf die Wirtschaftlichkeit der verschiedenen Fertigungsverfahren. Beachtbar ist in diesem Zusammenhang auch, das selbst die 10nm-Fertigung – zu welcher hier und da schon erste TapeOuts vermeldet werden – erst im Jahr 2021 jenen Punkt erreicht haben soll, an welchem dieses Fertigungsverfahren für die meisten Anwendungsfälle wirtschaftlicher ist als vorherige Fertigungsverfahren.

Videocardz zeigen den GPU-Z-Screenshot einer GeForce GTX 1080 in der aktuellen Programmversion 0.8.8, welche bereits den offiziellen Support für diese Karte mitbringt. Interessant sind hierbei die Differenzen zum allerersten GPU-Z-Screenshot der GeForce GTX 1080 seitens Hardwareluxx, welcher noch in einer Programmversion ohne expliziten Support dieser Grafikkarte aufgenommen wurde: Schon die alte Programmversion wies für diese Grafikkarte 160 TMUs und 64 ROPs aus – was bedeutet, das hierbei auf einen (bekannt fehlbaren) Erkennungsmechanismus zurückgegriffen wurde, nicht auf eine Datenbank gefüllt mit bestätigten Werten. Da die neue Programmversion in dieser Frage wie gesagt keine Abweichung aufzeigt, ist unklar, ob hierzu nunmehr schon bestätigte Daten vorliegen – oder ob weiterhin der (fehlbare) Erkennungsmechanismus am Wirken ist. Nichtsdestotrotz dürfte diese Werte dennoch stimmen – die 160 TMUs ergeben sich aus dem grundsätzlichen Aufbau der Pascal-Shader-Cluster mit jeweils 64 Shader- und 4 Textureneinheiten pro Shader-Cluster, die 64 ROPs hatte nVidia schon beim Vorgänger-Chip GM204 an einem 256bittigem Speicherinterface verbaut.

In einer Pflichtmitteilung an die US-Börsenaufsicht (PDF) hat Intel das offiziell gemacht, was inoffiziell bereits praktiziert wurde: Die Verabschiedung vom früheren "Tick-Tock"-Schema bei Intels Prozessoren-Generationen, hin zu einem "Process-Architecture-Optimization"-Schema. Während früher also ein Fertigungsprozeß für zwei Prozessoren-Generationen herhalten musste, sind es nun auch ganz offiziell drei Prozessoren-Generationen. Die dritte, eingeschobene Generation dient dann der Optimierung der vorhergehend eingeführten neuen Architektur-Stufe. Eine inoffizielle Bezeichung "Tick-Tock-Tock" wäre also falsch, da "Tock" eine neue Architektur bedeutet – sinngemäß müsste es eher "Tick-Tock-Tack" heissen, was Intel wohlweislich mit "Process-Architecture-Optimization" anders benannt hat:

AnandTech haben in einem früheren Artikel die erste und bislang auch einzige Zahl zur Chipfläche von Intels Skylake-Prozessoren zu bieten: 122,4mm² hat man hierbei für ein Vierkern-Die mit GT2-Grafiklösung (aka "4C+GT2") selbst ausgemessen. Leider tauchen in letzter Zeit immer weniger solcherart konkrete Daten und exakte Benennungen auf – Intels Marketing hat es gut hinbekommen, daß sich alle Welt mit den Marketingabkürzungen "Skylake-Y, -U, -H, und -S" beschäftigt und nicht mehr nach den realen, darunterliegenden Chips fragt.

Die Präsentation, welche Intel bei seinem kürzlichen Investoren-Meeting unter dem Titel "Advancing Moore's Law" (PDF) gezeigt hat, ist einfach zu hübsch, um jene nicht noch einmal extra zu betrachten. Hierbei hat Intel einige interessante Folien zum Vergleich der Transistorendichte mit anderen Chipdesigns, zur Entwicklung der Produktionsausbeute der 14nm-Fertigung im Vergleich mit der 22nm-Fertigung sowie letztlich den prophezeihten Fortschritten und Kosteneinsparungen der nachfolgenden 10nm- und 7nm-Fertigungen gezeigt ...

Der Teaser eines Reports der Chipanalysten von Chipworks beinhaltet einen ersten Die-Shot zu AMDs Fiji-Grafikchip der Radeon R9 Nano/Fury Serie. Die wirklich hochauflösenden, aufbearbeiteten und dann entsprechend markierten Die-Shots wird es sicherlich nur im vollständigen aka kostenpflichtigen Report geben, so daß wir derzeit vorerst mit diesem einen Die-Shot leben müssen. Einige Chip-Bestandteile sind dabei schon halbwegs identifizierbar – insbesondere wenn man es mit dem (markierten) Die-Shot zum Tahiti-Chip von Radeon HD 7900 und R9 280 Serien vergleicht:

Es gab in den letzten Tagen einige neue Informationen – Meldung No.1, No.2 & No.3 – zu zukünftigen Fertigungsverfahren, so daß wir unsere letzte Fertigungsverfahren-Roadmap vom Juli 2015 hiermit aktualisieren wollen.

Im Zuge der Diskussion, wieviel Hardware nVidia in die angeblich 17 Milliarden Transistoren des GP100-Chips hineinstecken kann und was AMD hier gegenüber bei deren Arctic-Islands-Generation bieten wird, ist ein Blick zurück zu früheren Spitzen-Grafikchips von AMD und nVidia eventuell ganz nützlich.

Mit einigen Meldungen der letzten Zeit wird das Bild zur kommenden bzw. teilweise schon erreichten 14/16nm-Fertigung sowie zur darauffolgenden 10nm-Fertigung nunmehr klarer: Bei den Intel-Kontrahenten GlobalFoundries, Samsung und TSMC läuft deren 14/16nm-Fertigung derzeit schon vom Band – was bei den beiden erstgenannten schon zu lieferbaren Produkten geführt hat (Samsung Exynos 7420 im Galaxy S6), TSMC wird im Herbst nachfolgen (Apple A9 im iPhone 6S). In allen diesen Fällen handelt es sich jedoch um SoC-Designs – Intels 14nm-Fertigung stößt hingegen schon große CPUs aus (Broadwell & Skylake), ist also zumindest technologisch weiterhin klar voraus.

Eine schon im März von AMD gezeigte Präsentation (PDF) beinhaltet auch eine interessante Folie zu den Platzeinsparungen und Herstellungskostenreduzierungen der einzelnen Fertigungsverfahren von 45nm bis hin zu (prognostiziert) 10nm. Einzurechnen wäre dabei, daß man zwischen zwei Fullnodes früher einmal fest mit einer Halbierung des Platzbedarfs sowie einer nahezu Halbierung der Herstellungskosten für denselben Chip rechnen konnte – oder eben der Möglichkeit, einen doppelt so großen Chip auf derselben Chipfläche zu nahezu denselben Kosten herstellen zu können.